JEDEC JESD64-A-具有3.6V CMOS容差输入和输出的2.5V CMOS逻辑器件的描述标准-国家数字标准馆

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STANDARD FOR DESCRIPTION OF 2.5 V CMOS LOGIC DEVICES WITH 3.6 V CMOS TOLERANT INPUTS AND OUTPUTS 具有3.6V CMOS容差输入和输出的2.5V CMOS逻辑器件的描述标准

发布日期： 2000-10-01

其目的是为2.5 V标称电源电压逻辑器件提供一个标准，以实现均匀性、源的多样性、消除混淆、易于设备规范和易于使用。本规范规定了在1.8 V至2.7 V的标准范围或1.65 V至2.7 V的可选扩展范围内工作的设备之间的兼容性，以及在3.6 V下工作的设备的过电压公差。

The purpose is to provide a standard for 2.5 V nominal supply voltage logic devices for uniformity, multiplicity of sources, elimination of confusion, ease of device specification, and ease of use. This specification provides for compatibility between devices operating between either the Standard Range of 1.8 V to 2.7 V or the optional Extended Range of 1.65 V to 2.7 V supply voltages, as well as over-voltage tolerance with devices operating at 3.6 V.

分类信息

发布单位或类别：美国-JEDEC固态技术协会

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